项目描述 ：
just some files that show one simple way to simulate some axi cycles.

高级语言： Verilog

项目主页：

项目地址: git://github.com/hdlguy/axi_sim.git

创建时间： 2016-05-26T02:46:22Z
项目社区：https://github.com/hdlguy/axi_sim
开源协议：
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