PROSAGA-IT社区元宇宙

是否在mat中mat：Mat真的代表一个矩阵？

fpga vivado vivado-hls

Sun Sep 29 14:28:31 CST 2019

知识问答/ FPGA/ASIC

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Testbench错误说我没有数组

vhdl fpga vivado

Sun Aug 04 11:31:03 CST 2019

知识问答/ FPGA/ASIC

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如何设计自定义ip（axi兼容）来读取和写入DDR（在Xilinx Vivado中）[关闭]

fpga xilinx vivado

Sun Sep 29 14:28:31 CST 2019

知识问答/ FPGA/ASIC

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无法在linux上运行C ++ ZMQ项目的可执行文件

c++ shared-libraries zeromq vivado

Sun Sep 29 14:28:31 CST 2019

知识问答/ zeromq

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在Xilinx Vivado中映射大小超过4MB的PCIe BAR区域

fpga xilinx vivado pci-e xilinx-ise

Sun Sep 29 14:28:31 CST 2019

知识问答/ FPGA/ASIC

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Vivado / TCL get_cells具有动态正则表达式

tcl fpga xilinx vivado

Sun Sep 29 14:28:31 CST 2019

知识问答/ FPGA/ASIC

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使用自定义IP时，块设计中的未定义类型

vhdl simulation fpga xilinx vivado

Sun Sep 29 14:28:31 CST 2019

知识问答/ FPGA/ASIC

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如何将两个图像加载到zynq zedboard上

opencv fpga xilinx vivado image-stitching

Sun Sep 29 14:28:31 CST 2019

知识问答/ FPGA/ASIC

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我使用verilog进行矩阵乘法的结果没有显示出来

verilog fpga vivado

Sun Sep 29 14:28:31 CST 2019

知识问答/ FPGA/ASIC

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如何在Vivado中合并综合结果

fpga xilinx synthesis vivado netlist

Tue Oct 08 06:07:03 CST 2019

知识问答/ FPGA/ASIC

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Vivado中的VHDL核心综合和实现

aes vhdl fpga

Mon Oct 14 15:45:26 CST 2019

知识问答/ FPGA/ASIC

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使用Digilent Zybo开发板在Zynq上运行Ada

ada xilinx zynq gnat-gps

Sun Sep 29 14:28:31 CST 2019

知识问答/ Ada

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ADC到RAM信号重建（发送到VGA后）

vhdl ram adc vga

Sun Nov 17 21:42:29 CST 2019

知识问答/ 云鉴权

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“TFlite”到 Caffe 模型

Mon Feb 07 14:18:15 CST 2022

知识问答/ Caffe

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如何以HDF5格式输入Caffe多标签数据？

Thu Jul 30 14:56:28 CST 2020

知识问答/ Caffe

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用于Caffe的LSTM模块

Thu Jul 30 15:00:15 CST 2020

知识问答/ Caffe

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caffe：如果只有一小部分内存可以怎么办？

Thu Jul 30 14:55:00 CST 2020

知识问答/ Caffe

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如何加载caffe模型并转换为numpy数组？问问题

Thu Jul 30 14:53:36 CST 2020

知识问答/ Caffe

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Caffe中的weight_decay元参数是什么？

Thu Jul 30 14:51:50 CST 2020

知识问答/ Caffe

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咖啡| resolver.prototxt值设置策略

Thu Jul 30 14:50:31 CST 2020

知识问答/ Caffe

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