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了解ASIC的CMOS性能和复杂性：350nm至45nm工艺

asic

Sun Aug 04 11:31:03 CST 2019

知识问答/ FPGA/ASIC

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Synopsys Design Compiler和PrimeTime时序分析报告保持不变

verilog synthesis asic

Sun Aug 04 11:31:03 CST 2019

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添加偏斜以改善时序

verilog fpga system-verilog rtl asic

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在重置感知always_ff块中不重置寄存器的含义是什么？

system-verilog rtl asic

Sun Aug 04 11:31:03 CST 2019

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SVA属性为简单波形

verilog system-verilog verification asic system-verilog-assertions

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如何在序列块中使用$ display语句，在System Verilog Assertions（SVAs）中显示一些信息？

system-verilog vlsi asic system-verilog-assertions

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脉冲和电平信号的时钟域交叉

verilog cdc asic digital-design

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硬件描述语言与低级别的通用语言有何不同？ [关闭]

vhdl verilog fpga hdl asic

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verilog中的位宽不同

verilog fpga asic

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如果信号仅在always_ff中的复位逻辑中定义，那么在综合中会发生什么？

verilog system-verilog asic

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VHDL：如何快速跳过我不关心的寄存器？

vhdl asic

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扩展定义时Verilog [交叉模块解析错误]

compiler-errors verilog system-verilog hdl asic

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电路中的传播延迟

circuit vlsi asic

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在std_logic_vector [vhdl]上实现VHDL二进制搜索

vhdl binary-search asic

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组合电路：仅当选择线为高电平时，输出2s补码

verilog rtl asic

Sun Aug 04 11:31:03 CST 2019

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如何从TSMC 65nm标准单元库生成.db文件

verilog hardware-acceleration synthesis hardware-programming asic

Sun Aug 04 11:31:03 CST 2019

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设计编译器和遇到的是ASIC设计，而quartus和modelsim是针对FPGA设计的吗？

fpga asic

Sun Aug 04 11:31:03 CST 2019

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快速增加两个1-D阵列的方法

hardware vhdl verilog fpga asic

Sun Sep 29 14:28:31 CST 2019

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如果我使用异步复位怎么办，我是否必须同步转动呢？

vlsi asic

Sun Sep 29 14:28:31 CST 2019

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针对FPGA的可综合异步FIFO设计

asynchronous verilog fpga digital asic

Sun Sep 29 14:28:31 CST 2019

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