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了解ASIC的CMOS性能和复杂性：350nm至45nm工艺

asic

Sun Aug 04 11:31:03 CST 2019

知识问答/ FPGA/ASIC

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VHDL：如何快速跳过我不关心的寄存器？

vhdl asic

Sun Aug 04 11:31:03 CST 2019

知识问答/ FPGA/ASIC

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设计编译器和遇到的是ASIC设计，而quartus和modelsim是针对FPGA设计的吗？

fpga asic

Sun Aug 04 11:31:03 CST 2019

知识问答/ FPGA/ASIC

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如果我使用异步复位怎么办，我是否必须同步转动呢？

vlsi asic

Sun Sep 29 14:28:31 CST 2019

知识问答/ FPGA/ASIC

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翻转与元稳定性之间的关系

fpga asic

Sun Sep 29 14:28:31 CST 2019

知识问答/ FPGA/ASIC

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verilog中的case语句

verilog asic

Sun Sep 29 14:28:31 CST 2019

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增加设计的PPA限制

vhdl asic

Sun Sep 29 14:28:31 CST 2019

知识问答/ FPGA/ASIC

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Synopsys Design Compiler和PrimeTime时序分析报告保持不变

verilog synthesis asic

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verilog中的位宽不同

verilog fpga asic

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电路中的传播延迟

circuit vlsi asic

Sun Aug 04 11:31:03 CST 2019

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组合电路：仅当选择线为高电平时，输出2s补码

verilog rtl asic

Sun Aug 04 11:31:03 CST 2019

知识问答/ FPGA/ASIC

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当RTL'er和验证工程师错过特定的规范功能时，如何发现不符合规范？

verilog specman asic

Sun Sep 29 14:28:31 CST 2019

知识问答/ FPGA/ASIC

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Synopsys设计编译器 - 查看数据路径提取结果

vhdl synthesis asic

Sun Sep 29 14:28:31 CST 2019

知识问答/ FPGA/ASIC

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ASIC设计的时序，D / A的正确时钟

clock timing asic

Sun Sep 29 14:28:31 CST 2019

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ASIC设计的时序，D / A的正确时钟

clock timing asic

Sun Sep 29 14:28:31 CST 2019

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错误：/..integrator.vhd(47）：附近 process ：（vcom-1576）期待IF VHDL

vhdl synthesis asic

Sun Sep 29 14:28:31 CST 2019

知识问答/ FPGA/ASIC

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在std_logic_vector [vhdl]上实现VHDL二进制搜索

vhdl binary-search asic

Sun Aug 04 11:31:03 CST 2019

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在重置感知always_ff块中不重置寄存器的含义是什么？

system-verilog rtl asic

Sun Aug 04 11:31:03 CST 2019

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如果信号仅在always_ff中的复位逻辑中定义，那么在综合中会发生什么？

verilog system-verilog asic

Sun Aug 04 11:31:03 CST 2019

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RTL仿真与Delta周期仿真

simulation verilog rtl asic

Sun Sep 29 14:28:31 CST 2019

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